Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=0, B1=1, B2=don’t care, B3=don’t care, B4=0, B5=don’t care, B6=clock
2. Gambar Rangkaian Simulasi
[Kembali]
Sebelum di run
Setelah Di run
3. Video Simulasi [Kembali]
4. Prinsip Kerja [Kembali]
D Flip FlopRangkaian D Flip Flop meurpakan Modifikasi dari rangkaian RS Flip Flop dimana D flip Flop memiliki 1 input. ketika clock berlogika 1 “High” maka input pada jalur data akan di teruskan ke rangkaian RS flip flop, ketika diberikan Input D =1 maka ouput yang diberikan juga 1 untuk Q maka Q' akan bernilai 0. Ketika Input diberikan 0 maka output yang diberikan adalah 0 untuk Q dan 1 untuk Q'Tabel kebenaran : 
J-K Flip FlopJK Flip flop Merupakan rangkaian yang memiliki input J , K dan Clock yang berfungsi sebagai pengendali. sesuai dengan tabel kebenaran Clock diletakkan pada logika High.maka ketika inputan J = 0 dan K= 0 maka output Q dan Q' akan bernilai sama atau tidak berubah walaupun Logika pada Clock akan berubah ubah.Ketika diberikan Input J=0 da K = 1 maka output yang diberikan adalah 0 untuk Q dan 1 untuk Q'. ketika diberikan input J=1 dan K=0 maka output dihasilkan adalah 1 dan 0. pada keadaan J=1 dan K =1 maka terjadinya keadaan berlawanan karena memiliki output yang sama. seharusnya output yang dihasilkan antara Q dan Q' berbeda
JK Flip flop Merupakan rangkaian yang memiliki input J , K dan Clock yang berfungsi sebagai pengendali. sesuai dengan tabel kebenaran Clock diletakkan pada logika High.
maka ketika inputan J = 0 dan K= 0 maka output Q dan Q' akan bernilai sama atau tidak berubah walaupun Logika pada Clock akan berubah ubah.
Ketika diberikan Input J=0 da K = 1 maka output yang diberikan adalah 0 untuk Q dan 1 untuk Q'. ketika diberikan input J=1 dan K=0 maka output dihasilkan adalah 1 dan 0. pada keadaan J=1 dan K =1 maka terjadinya keadaan berlawanan karena memiliki output yang sama. seharusnya output yang dihasilkan antara Q dan Q' berbeda
Tidak ada komentar:
Posting Komentar